This website works better with JavaScript
Эхлэл
Бүгдийг харах
Тусламж
Нэвтрэх
bart
/
FPGC6
-ын хуулбар
https://github.com/bartpleiter/FPGC6
Үзэх жагсаалтад нэмэх
1
Онцлох жагсаалтад нэмэх
0
Салаа
0
Файлууд
Асуудлууд
0
Мэдлэгийн сан
Мод:
82e6f5e60e
Салаанууд
Тагууд
EP4CE15
cpu100mhz
fast-cpu-pipeline
main
Коммит түүх
Хайх
Эзэн
SHA1
Мессеж
Огноо
bart
9662964536
Added back scripts for converting to spi.txt. Tested code to run from SPI flash, fixed cycle delay for SPI flash in output latch in MU which caused the bus_q to arrive a cycle later than bus_done.
2 жил өмнө
Bart
43293f6ca4
Deleted some old memory files
2 жил өмнө
Bart
55f619efae
Initial commit with some empty Verilog template code from FPGC5
2 жил өмнө