This website works better with JavaScript
Strona główna
Odkrywaj
Pomoc
Zaloguj się
bart
/
FPGC6
kopia lustrzana
https://github.com/bartpleiter/FPGC6
Obserwuj
1
Polub
0
Forkuj
0
Pliki
Problemy
0
Wiki
Gałąź:
main
Gałęzie
Tagi
EP4CE15
cpu100mhz
fast-cpu-pipeline
main
Historia zmian
Szukaj
Autor
SHA1
Wiadomość
Data
bart
b74702c915
Created full FPGC6 verilog simulation, added Quartus code from FPGC5 with CPU from FPGC6. Works in hardware, but has combination loop somewhere at the arbiter and the registerbank and stack are not using block ram
2 lat temu